【導(dǎo)讀】楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布為Cadence? ChipStack? AI Super Agent 新增一款智能體，可實(shí)現(xiàn)前端數(shù)字設(shè)計(jì)與驗(yàn)證自動化。該智能體可通過自然語言提示，支持以功耗、性能和面積（PPA）驅(qū)動的規(guī)格到 RTL 生成、RTL 分析與優(yōu)化。該 RTL 生成式智能體建立在 2026 年 2 月發(fā)布的業(yè)界首個(gè)面向前端設(shè)計(jì)與驗(yàn)證的智能體工作流之上，將 ChipStack AI Super Agent 從自主驗(yàn)證與調(diào)試擴(kuò)展至高質(zhì)量 RTL 創(chuàng)建與優(yōu)化。在早期評估中，與完全依賴基礎(chǔ)模型代碼生成相比，該 RTL 生成式智能體平均實(shí)現(xiàn)了 24% 的面積縮減和 18% 的功耗降低，同時(shí)確保 RTL 功能 100% 準(zhǔn)確，進(jìn)一步彰顯了其面向 PPA 優(yōu)化的高性能數(shù)字設(shè)計(jì)與驗(yàn)證智能體工作流的全面性。
“這些最新的智能體 AI 進(jìn)展讓我們從 AI 輔助工具邁向協(xié)同式智能體工作流，其角色更像虛擬設(shè)計(jì)工程師，能夠以專家級的能力駕馭底層技術(shù)，”Cadence 高級副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 表示，“將規(guī)格到 RTL 與 RTL 優(yōu)化的智能體自動化，與我們經(jīng)過驗(yàn)證的實(shí)現(xiàn)與簽核引擎相結(jié)合，我們的客戶能夠?qū)崿F(xiàn)更出色的設(shè)計(jì)結(jié)果，同時(shí)提升生產(chǎn)力、增強(qiáng)設(shè)計(jì)流程各環(huán)節(jié)的關(guān)聯(lián)性，進(jìn)一步鞏固 Cadence 在 AI 驅(qū)動的端到端芯片設(shè)計(jì)領(lǐng)域的市場地位。”
Cadence 將代理式 AI 應(yīng)用于工程設(shè)計(jì)，這種變革性的方法建立在分層解決方案架構(gòu)之上：超級智能體負(fù)責(zé)編排任務(wù)專用智能體，而任務(wù)專用智能體則調(diào)用可信賴的，并且針對智能體工作流優(yōu)化的電子設(shè)計(jì)自動化（EDA）軟件。新的 RTL 生成智能體可將高層級規(guī)格轉(zhuǎn)換為面向 PPA 優(yōu)化、可用于生產(chǎn)的 RTL。
來自本田的客戶驗(yàn)證
與本田研發(fā)中心的早期合作表明，這些代理式 AI 的能力能夠在下一代 SoC 開發(fā)中轉(zhuǎn)化為切實(shí)的 PPA 與生產(chǎn)力提升。
本田正在先進(jìn)汽車 SoC 上評估 RTL 生成式智能體，此類 SoC 對安全要求極高，且具有嚴(yán)格的功耗和成本限制，因此需要高度優(yōu)化的 RTL。
“作為軟件定義汽車（SDV）的關(guān)鍵推動技術(shù)，自動駕駛 AI 技術(shù)正在快速演進(jìn)。然而，SoC 漫長的開發(fā)周期仍然是一項(xiàng)重大挑戰(zhàn)。借助 Cadence ChipStack AI Super Agent 的 RTL 生成式智能體和 AI 驅(qū)動的自動化，本田研發(fā)部門正致力于提升從規(guī)格到 RTL 開發(fā)的生產(chǎn)力。”本田研發(fā)株式會社 SDV 研發(fā)中心數(shù)字引擎開發(fā)部首席工程師兼總經(jīng)理 Tomoya Nishino 表示。
更智能的 RTL 更新與早期 PPA 洞察
除了 RTL 生成式智能體中的全新 RTL 創(chuàng)建能力外，Cadence 還推出了一項(xiàng)技術(shù)：基于新需求對現(xiàn)有 RTL 進(jìn)行設(shè)計(jì)更新。該 RTL 升級流程引入了 AI 自動化來加速 RTL 修訂，使客戶能夠快速調(diào)整原有 RTL，以滿足新的架構(gòu)需求、新的 PPA 目標(biāo)和新的功能需求。工程師只需以高層次描述所需修改，智能體即可執(zhí)行相應(yīng)更新，同時(shí)分析并驗(yàn)證 PPA 和功能。
推進(jìn) Cadence 的代理式 AI 愿景
這些增強(qiáng)功能依托 Cadence 在 CadenceLIVE 和 Computex 上重點(diǎn)展示的“設(shè)計(jì)成就 AI，AI 驅(qū)動設(shè)計(jì)”（Design for AI and AI for Design）戰(zhàn)略，進(jìn)一步擴(kuò)展了公司在 AI 驅(qū)動芯片設(shè)計(jì)領(lǐng)域的技術(shù)優(yōu)勢。從 ChipStack AI Super Agent 首次發(fā)布，到 6 月宣布推出業(yè)界首個(gè)面向芯片設(shè)計(jì)的全自主虛擬工程師，再到今天的 RTL 生成式智能體，Cadence 正持續(xù)將智能體工作流的覆蓋范圍拓展至整個(gè)設(shè)計(jì)棧。它們連同更廣泛的 ChipStack、InnoStack 和 ViraStack AI Super Agent 組合，共同推進(jìn)了一個(gè)可擴(kuò)展平臺，將 AI 應(yīng)用于數(shù)字、模擬和驗(yàn)證領(lǐng)域。
結(jié)論
本次功能升級是楷登電子AI芯片設(shè)計(jì)生態(tài)的重要迭代，徹底完善了前端芯片設(shè)計(jì)自動化鏈路。新增的RTL生成智能體不僅能夠根據(jù)設(shè)計(jì)規(guī)格自主生成優(yōu)化版RTL代碼，還支持基于全新需求快速迭代更新現(xiàn)有設(shè)計(jì)，同步完成PPA分析與功能驗(yàn)證，大幅簡化芯片改版設(shè)計(jì)流程。對比傳統(tǒng)基礎(chǔ)模型開發(fā)方式，該技術(shù)可顯著優(yōu)化芯片面積與功耗指標(biāo)，實(shí)現(xiàn)設(shè)計(jì)性能與產(chǎn)品競爭力的雙重提升。
