【导读】你知道如何处理实际布线中的一些理论冲突的问题吗？如何解决高速信号的手工布线和自动布线之间的矛盾？信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？
1如何处理实际布线中的一些理论冲突的问题？
基本上，将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat)，还有不要让电源和信号的回流电流路径(returning current path)变太大。
晶振是模拟的正反馈振荡电路，要有稳定的振荡信号，必须满足loop gain与phase的规范。而这模拟信号的振荡规范很容易受到干扰，即使加ground guard traces可能也无法完全隔离干扰。而且离的太远，地平面上的噪声也会影响正反馈振荡电路。所以，一定要将晶振和芯片的距离进可能靠近。
确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或 ferrite bead，不能造成信号的一些电气特性不符合规范。所以，最好先用安排走线和PCB迭层的技巧来解决或减少EMI的问题，如高速信号走内层。最后才用电阻电容或ferrite bead的方式，以降低对信号的伤害。
2如何解决高速信号的手工布线和自动布线之间的矛盾？
现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如，是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式，能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。
另外，手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如，走线的推挤能力，过孔的推挤能力，甚至走线对敷铜的推挤能力等等。所以，选择一个绕线引擎能力强的布线器，才是解决之道。
3在高速PCB设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？
一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗，例如在 dual strip line 的结构时。
4是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？
是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板：顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。
5在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？
一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点。当然，需要手动补齐所要测试的地方。
6添加测试点会不会影响高速信号的质量？
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点，不用在线既有的穿孔(via or DIP pin)当测试点。可能加在在线或是从在线拉一小段线出来。前者相当于是加上一个很小的电容在在线，后者则是多了一段分支。
这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
7若干PCB组成系统，各板之间的地线应如何连接？
各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子(此为Kirchoffcurrent law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。
另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。
8适当选择PCB与外壳接地的点的原则是什么？
选择PCB与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returningcurrent)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
9电路板DEBUG应从那几个方面着手？
就数字电路而言，首先先依序确定三件事情：
确认所有电源值的大小均达到设计所需，有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范;
确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题;
确认 reset 信号是否达到规范要求。
这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来DEBUG。
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在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低。
那么，在高速(>100MHz)高密度PCB设计中有何技巧？
在设计高速高密度PCB时，串扰(crosstalkinterference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
控制走线特性阻抗的连续与匹配。走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
选择适当的端接方式。避免上下相邻两层的走线方向相同，甚至有走线正好上下重叠在一起，因为这种串扰比同层相邻走线的情形还大。
利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。
